| 1 | /* SPDX-License-Identifier: MIT */ |
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| 2 | /* |
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| 3 | * Copyright © 2023 Intel Corporation |
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| 4 | */ |
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| 6 | #ifndef _XE_LRC_LAYOUT_H_ |
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| 7 | #define _XE_LRC_LAYOUT_H_ |
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| 9 | #define CTX_CONTEXT_CONTROL (0x02 + 1) |
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| 10 | #define CTX_RING_HEAD (0x04 + 1) |
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| 11 | #define CTX_RING_TAIL (0x06 + 1) |
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| 12 | #define CTX_RING_START (0x08 + 1) |
|---|
| 13 | #define CTX_RING_CTL (0x0a + 1) |
|---|
| 14 | #define CTX_BB_PER_CTX_PTR (0x12 + 1) |
|---|
| 15 | #define CTX_CS_INDIRECT_CTX (0x14 + 1) |
|---|
| 16 | #define CTX_CS_INDIRECT_CTX_OFFSET (0x16 + 1) |
|---|
| 17 | #define CTX_TIMESTAMP (0x22 + 1) |
|---|
| 18 | #define CTX_TIMESTAMP_UDW (0x24 + 1) |
|---|
| 19 | #define CTX_INDIRECT_RING_STATE (0x26 + 1) |
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| 20 | #define CTX_ACC_CTR_THOLD (0x2a + 1) |
|---|
| 21 | #define CTX_ASID (0x2e + 1) |
|---|
| 22 | #define CTX_PDP0_UDW (0x30 + 1) |
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| 23 | #define CTX_PDP0_LDW (0x32 + 1) |
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| 24 | |
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| 25 | #define CTX_LRM_INT_MASK_ENABLE 0x50 |
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| 26 | #define CTX_INT_MASK_ENABLE_REG (CTX_LRM_INT_MASK_ENABLE + 1) |
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| 27 | #define CTX_INT_MASK_ENABLE_PTR (CTX_LRM_INT_MASK_ENABLE + 2) |
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| 28 | #define CTX_LRI_INT_REPORT_PTR 0x55 |
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| 29 | #define CTX_INT_STATUS_REPORT_REG (CTX_LRI_INT_REPORT_PTR + 1) |
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| 30 | #define CTX_INT_STATUS_REPORT_PTR (CTX_LRI_INT_REPORT_PTR + 2) |
|---|
| 31 | #define CTX_INT_SRC_REPORT_REG (CTX_LRI_INT_REPORT_PTR + 3) |
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| 32 | #define CTX_INT_SRC_REPORT_PTR (CTX_LRI_INT_REPORT_PTR + 4) |
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| 33 | |
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| 34 | #define CTX_CS_INT_VEC_REG 0x5a |
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| 35 | #define CTX_CS_INT_VEC_DATA (CTX_CS_INT_VEC_REG + 1) |
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| 36 | |
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| 37 | #define INDIRECT_CTX_RING_HEAD (0x02 + 1) |
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| 38 | #define INDIRECT_CTX_RING_TAIL (0x04 + 1) |
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| 39 | #define INDIRECT_CTX_RING_START (0x06 + 1) |
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| 40 | #define INDIRECT_CTX_RING_START_UDW (0x08 + 1) |
|---|
| 41 | #define INDIRECT_CTX_RING_CTL (0x0a + 1) |
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| 42 | |
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| 43 | #endif |
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| 44 | |
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