| 1 | /* SPDX-License-Identifier: MIT */ |
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| 2 | /* |
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| 3 | * Copyright © 2023 Intel Corporation |
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| 4 | */ |
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| 6 | #ifndef _XE_GSC_REGS_H_ |
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| 7 | #define _XE_GSC_REGS_H_ |
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| 9 | #include <linux/compiler.h> |
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| 10 | #include <linux/types.h> |
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| 12 | #include "regs/xe_reg_defs.h" |
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| 14 | /* Definitions of GSC H/W registers, bits, etc */ |
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| 16 | #define BMG_GSC_HECI1_BASE 0x373000 |
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| 17 | |
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| 18 | #define MTL_GSC_HECI1_BASE 0x00116000 |
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| 19 | #define MTL_GSC_HECI2_BASE 0x00117000 |
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| 20 | |
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| 21 | #define DG1_GSC_HECI2_BASE 0x00259000 |
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| 22 | #define PVC_GSC_HECI2_BASE 0x00285000 |
|---|
| 23 | #define DG2_GSC_HECI2_BASE 0x00374000 |
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| 24 | |
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| 25 | #define HECI_H_CSR(base) XE_REG((base) + 0x4) |
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| 26 | #define HECI_H_CSR_IE REG_BIT(0) |
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| 27 | #define HECI_H_CSR_IS REG_BIT(1) |
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| 28 | #define HECI_H_CSR_IG REG_BIT(2) |
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| 29 | #define HECI_H_CSR_RDY REG_BIT(3) |
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| 30 | #define HECI_H_CSR_RST REG_BIT(4) |
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| 31 | |
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| 32 | /* |
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| 33 | * The FWSTS register values are FW defined and can be different between |
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| 34 | * HECI1 and HECI2 |
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| 35 | */ |
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| 36 | #define HECI_FWSTS1(base) XE_REG((base) + 0xc40) |
|---|
| 37 | #define HECI1_FWSTS1_CURRENT_STATE REG_GENMASK(3, 0) |
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| 38 | #define HECI1_FWSTS1_CURRENT_STATE_RESET 0 |
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| 39 | #define HECI1_FWSTS1_PROXY_STATE_NORMAL 5 |
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| 40 | #define HECI1_FWSTS1_INIT_COMPLETE REG_BIT(9) |
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| 41 | #define HECI_FWSTS2(base) XE_REG((base) + 0xc48) |
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| 42 | #define HECI_FWSTS3(base) XE_REG((base) + 0xc60) |
|---|
| 43 | #define HECI_FWSTS4(base) XE_REG((base) + 0xc64) |
|---|
| 44 | #define HECI_FWSTS5(base) XE_REG((base) + 0xc68) |
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| 45 | #define HECI1_FWSTS5_HUC_AUTH_DONE REG_BIT(19) |
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| 46 | #define HECI_FWSTS6(base) XE_REG((base) + 0xc6c) |
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| 47 | |
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| 48 | #define HECI_H_GS1(base) XE_REG((base) + 0xc4c) |
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| 49 | #define HECI_H_GS1_ER_PREP REG_BIT(0) |
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| 50 | |
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| 51 | #define GSCI_TIMER_STATUS XE_REG(0x11ca28) |
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| 52 | #define GSCI_TIMER_STATUS_VALUE REG_GENMASK(1, 0) |
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| 53 | #define GSCI_TIMER_STATUS_RESET_IN_PROGRESS 0 |
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| 54 | #define GSCI_TIMER_STATUS_TIMER_EXPIRED 1 |
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| 55 | #define GSCI_TIMER_STATUS_RESET_COMPLETE 2 |
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| 56 | #define GSCI_TIMER_STATUS_OUT_OF_RESET 3 |
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| 58 | #endif |
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| 59 | |
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